Прототипирование телекоммуникационных систем

Билет №3 1. Типы данных в языке SystemVerilog. Их различия и применение. 2. Поясните для чего и как используются регистры в языке SystemVerilog. 3. Создайте модуль регистра задержки (задержку задать в виде параметра) с последовательным входом и последовательным выходом, модуль тестового окружения для проверки в среде Model Sim.

Билет №5 1. Основные этапы симуляции проекта в ModelSim. 2. Регистры с сигналом разрешения. Примеры использования. 3. Создайте модуль регистра с последовательным входом и параллельным выходом, модуль тестового окружения для проверки в среде Model Sim.

Билет №4 1. Основные этапы разработки проекта и программное обеспечение для проектирования. 2. Операции конкатенации и репликации. Их применение. 3. Создайте модуль регистра с параллельным входом и последовательным выходом, модуль тестового окружения для проверки в среде Model Sim.

Билет №1 1. Что такое ПЛИС. Архитектура. Структура логического элемента. 2. Приведите примеры побитовых, арифметических и логических операторов, для чего они используются. 3. Создайте модуль мультиплексора 4 × 1 для коммутации 4 – х разрядных сигналов c использованием конструкции “if / else” и модуль тестового окружения для проверки в среде Model Sim.

Лабораторная работа №2 "Разработка и отладка параметризованного модуля двоичного счетчика с разрешением счета" Цель работы: Изучение основных этапов проектирования и тестирования модуля в ModelSim на примере двоичного счетчика с разрешением счета и изменяемой разрядностью. Задание: 1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Создать по техническому заданию стандартный модуль счетчика module counter_enb1 с настраиваемым параметром, сделать листинг

Лабораторная работа №1 "Разработка модуля комбинационной логики" Цель работы: Изучение основных этапов проектирования на примере простейшей комбинационной схемы, включая сборку и компиляцию. Задание: 1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Составить таблицу истинности для заданных логических выражений: Y0=¯A; Y1=A⋁B; Y2=A∙B 3) Создать схему комбинационной логики в System Verilog. 4) Провести симуляцию для проверки корректности созданной сх

Цель работы: Реализация и тестирование параметризованных модулей сдвиговых регистров с последовательным и параллельным входами. Задание: 1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Создать по техническому заданию стандартный модуль сдвигового регистра с последовательным входом и параллельным выходом, сделать листинг модуля проекта, подготовить соответствующий файл.

Лабораторная работа №1 По дисциплине: «Прототипирование телекоммуникационных систем» «Разработка модуля комбинационной логики» Цель работы: Изучение основных этапов проектирования на примере простейшей комбинационной схемы, включая сборку и компиляцию. Лабораторная работа №2 По дисциплине: «Прототипирование телекоммуникационных систем» «Разработка и отладка параметризованного модуля двоичного счетчика с разрешением счета» Цель работы: Изучение основных этапов проектирования и тестирования

Билет №6 1. Объясните для чего и как применяется блок «always». Что такое список чувствительности? 2. Оператор assign Примеры использования. 3. Создайте модуль восьмиразрядного счетчика с разрешением счета, модуль тестового окружения для проверки в среде Model Sim.

Лабораторная работа №1 «Разработка модуля комбинационной логики» Цель работы: Изучение основных этапов проектирования на примере простейшей комбинационной схемы, включая сборку и компиляцию. Задание: 1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Составить таблицу истинности для заданных логических выражений: Y0=¯A; Y1=A⋁B; Y2=A∙B 3) Создать схему комбинационной логики в System Verilog. 4) Провести симуляцию для проверки корректности созданной сх

Часть 1-2 Задание: 1) Создать по техническому заданию стандартный модуль счетчика module counter_enb1 с настраиваемым параметром, сделать листинг модуля проекта, подготовить соответствующий файл. Часть 3 Задание: 1) Изучить листинг module trigger_x и подготовить соответствующий файл. Часть 4-5 Задание: 1) Изучить программу тестирования счетчика в ModelSim, листинг module cnt_en_testbanch и подготовить соответствующий файл. Симуляция в ModelSim для 8 разрядного счетчика.

Часть 1 Задание: 1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Создать по техническому заданию стандартный модуль сдвигового регистра с последовательным входом и параллельным выходом, сделать листинг модуля проекта, подготовить соответствующий файл. 3) Создать по техническому заданию стандартный модуль сдвигового регистра с параллельным входом и последовательным выходом из младшего разряда, создать листинг модуля проекта, подготовить соответствующий файл. 4)

1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Составить таблицу истинности для заданных логических выражений: Y0 = A ; Y1 = A ∩ B ; Y2 = A B 3) Создать схему комбинационной логики в System Verilog. 4) Провести симуляцию для проверки корректности созданной схемы при выполнении заданных логических выражений.