Лабораторные работы №1-2 по дисциплине: Прототипирование телекоммуникационных систем. Вариант общий

Состав работы

material.view.file_icon
material.view.file_icon
material.view.file_icon easy_logick.sv
material.view.file_icon Lab1.cr.mti
material.view.file_icon Lab1.mpf
material.view.file_icon test_b.sv
material.view.file_icon transcript
material.view.file_icon vsim.wlf
material.view.file_icon
material.view.file_icon _info
material.view.file_icon _lib.qdb
material.view.file_icon _lib1_1.qdb
material.view.file_icon _lib1_1.qtl
material.view.file_icon _vmake
material.view.file_icon Отчет_ЛР1.docx
material.view.file_icon
material.view.file_icon cnt_en_testbanch.sv
material.view.file_icon counter_enb1.sv
material.view.file_icon LAB2.cr.mti
material.view.file_icon LAB2.mpf
material.view.file_icon transcript
material.view.file_icon trigger_x.sv
material.view.file_icon vsim.wlf
material.view.file_icon
material.view.file_icon _info
material.view.file_icon _lib.qdb
material.view.file_icon _lib1_0.qdb
material.view.file_icon _lib1_0.qpg
material.view.file_icon _lib1_0.qtl
material.view.file_icon _vmake
material.view.file_icon Отчет_ЛР2.docx

Необходимые программы

Работа представляет собой zip архив с файлами (распаковать онлайн), которые открываются в программах:
  • Microsoft Word

Описание

Лабораторная работа №1
«Разработка модуля комбинационной логики»

Цель работы:
Изучение основных этапов проектирования на примере простейшей комбинационной схемы, включая сборку и компиляцию.

Задание:
1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog.
2) Составить таблицу истинности для заданных логических выражений:
Y0=¯A; Y1=A⋁B; Y2=A∙B
3) Создать схему комбинационной логики в System Verilog.
4) Провести симуляцию для проверки корректности созданной схемы при выполнении заданных логических выражений.

Выполнение лабораторной работы
1) Таблица истинности
2) Схема комбинационной логики
3) Код программы
4) Эпюры, полученные вследствие симуляции
5) Выводы


Лабораторная работа №2
«Разработка и отладка параметризованного
модуля двоичного счетчика с разрешением счета»

Цель работы:
Изучение основных этапов проектирования и тестирования модуля в ModelSim на примере двоичного счетчика с разрешением счета и изменяемой разрядностью.

Задание:
1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog.
2) Создать по техническому заданию стандартный модуль счетчика module counter_enb1 с настраиваемым параметром, сделать листинг модуля проекта, подготовить соответствующий файл.
Техническое задание:
parameter N - разрядность счетчика;
Входы:
clk – тактовый вход;
reset – сброс;
enable – разрешение счета Выход:
N – разрядная шина значения счетчика.
Логика работы счетчика.
По переднему фронту тактового импульса, если reset = 1, обнуляем счетчик, иначе если enable = 1, увеличиваем значение счетчика на 1.

3) Изучить программу тестирования счетчика в ModelSim, листинг module cnt_en_testbanch и подготовить соответствующий файл.
4) Выполнить симуляцию в ModelSim для 8 разрядного счетчика.

Выполнение лабораторной работы
1) Коды программы
2) Эпюры, полученные вследствие симуляции и тестирования
3) Выводы


Вместе с отчетами, прилагаются все файлы программ.


********************
Зачет без замечаний!
Год сдачи: 2025 г.
Преподаватель: Мелентьев О.Г.
Помогу с другим вариантом.

Выполняю работы на заказ по различным дисциплинам.
E-mail: LRV967@ya.ru
********************
Лабораторные работы №1-2 по дисциплине: «Прототипирование телекоммуникационных систем». Вариант общий
Лабораторная работа №1 По дисциплине: «Прототипирование телекоммуникационных систем» «Разработка модуля комбинационной логики» Цель работы: Изучение основных этапов проектирования на примере простейшей комбинационной схемы, включая сборку и компиляцию. Лабораторная работа №2 По дисциплине: «Прототипирование телекоммуникационных систем» «Разработка и отладка параметризованного модуля двоичного счетчика с разрешением счета» Цель работы: Изучение основных этапов проектирования и тестирования
User teacher-sib : 3 мая 2025
2000 руб.
promo
Лабораторная работа №2 по дисциплине: Прототипирование телекоммуникационных систем. Вариант общий
Лабораторная работа №2 "Разработка и отладка параметризованного модуля двоичного счетчика с разрешением счета" Цель работы: Изучение основных этапов проектирования и тестирования модуля в ModelSim на примере двоичного счетчика с разрешением счета и изменяемой разрядностью. Задание: 1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Создать по техническому заданию стандартный модуль счетчика module counter_enb1 с настраиваемым параметром, сделать листинг
User xtrail : 16 ноября 2025
400 руб.
promo
Лабораторная работа №1 по дисциплине: Прототипирование телекоммуникационных систем. Общий вариант
Лабораторная работа №1 "Разработка модуля комбинационной логики" Цель работы: Изучение основных этапов проектирования на примере простейшей комбинационной схемы, включая сборку и компиляцию. Задание: 1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Составить таблицу истинности для заданных логических выражений: Y0=¯A; Y1=A⋁B; Y2=A∙B 3) Создать схему комбинационной логики в System Verilog. 4) Провести симуляцию для проверки корректности созданной сх
User xtrail : 16 ноября 2025
400 руб.
promo
Контрольная работа по дисциплине: Прототипирование телекоммуникационных систем. Вариант общий
Контрольная работа «Реализация сдвиговых регистров с последовательным и параллельным входами» Цель работы: Реализация и тестирование параметризованных модулей сдвиговых регистров с последовательным и параллельным входами. Задание: 1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Создать по техническому заданию стандартный модуль сдвигового регистра с последовательным входом и параллельным выходом, сделать листинг модуля проекта, подготовить соответству
User Roma967 : 5 октября 2025
1500 руб.
Контрольная работа по дисциплине: Прототипирование телекоммуникационных систем. Вариант общий promo
Контрольная работа По дисциплине: «Прототипирование телекоммуникационных систем». Вариант общий
Цель работы: Реализация и тестирование параметризованных модулей сдвиговых регистров с последовательным и параллельным входами. Задание: 1) Ознакомиться с основными понятиями языка описания аппаратуры System Verilog. 2) Создать по техническому заданию стандартный модуль сдвигового регистра с последовательным входом и параллельным выходом, сделать листинг модуля проекта, подготовить соответствующий файл.
User teacher-sib : 3 мая 2025
2000 руб.
promo
Зачетная работа по дисциплине: Прототипирование телекоммуникационных систем. Билет №3
Билет №3 1. Типы данных в языке SystemVerilog. Их различия и применение. 2. Поясните для чего и как используются регистры в языке SystemVerilog. 3. Создайте модуль регистра задержки (задержку задать в виде параметра) с последовательным входом и последовательным выходом, модуль тестового окружения для проверки в среде Model Sim.
700 руб.
promo
Зачетная работа по дисциплине: Прототипирование телекоммуникационных систем. Билет №5
Билет №5 1. Основные этапы симуляции проекта в ModelSim. 2. Регистры с сигналом разрешения. Примеры использования. 3. Создайте модуль регистра с последовательным входом и параллельным выходом, модуль тестового окружения для проверки в среде Model Sim.
700 руб.
promo
Зачетная работа по дисциплине: Прототипирование телекоммуникационных систем. Билет №4
Билет №4 1. Основные этапы разработки проекта и программное обеспечение для проектирования. 2. Операции конкатенации и репликации. Их применение. 3. Создайте модуль регистра с параллельным входом и последовательным выходом, модуль тестового окружения для проверки в среде Model Sim.
700 руб.
promo
Чертеж поршневой компрессор
чертёж поршневого компрессора в автокаде, расчёт его характеристик, и диаграммы.
User blobrik : 20 мая 2009
15 руб.
Расчет режима резания при фрезеровании
Лабораторная работа №12 Цель работы: Изучить методику назначения режима резания по таблицам нормативов. Ознакомиться и приобрести навыки работы с нормативами.
Расчет режима резания при фрезеровании
Механика жидкости и газа СПбГАСУ 2014 Задача 8 Вариант 41
Из бачка I вода подается при постоянном уровне через цилиндрический насадок диаметром d1 = (0,3 + 0,02·y) м в емкость, разделенную на два отсека: II и III. В перегородке есть прямоугольное отверстие размерами a = (0,4 + 0,02·y) м, b = (0,2 + 0,01·z) м. Полный напор над центром тяжести наружного отверстия диаметром d2 = (0,4 + 0,01·z) м H = (4,0 + 0,1·y) м. Определить расход Q и высоты уровней воды в отсеках II и III, т. е. h1, h2, h3 (рис. 8).
User Z24 : 1 января 2026
220 руб.
Механика жидкости и газа СПбГАСУ 2014 Задача 8 Вариант 41
Программирование графических процессоров. Вариант 5
Задание 1. Дана спецификация графического процессора: 1. Максимальное число варпов на мультипроцессор:32 2. Максимальное число блоков на мультипроцессор:16 3. Максимальное количество 32-х битных регистров на мультипроцессор: 65536 4. Максимальное количество 32-х битных регистров на блок: 65536 5. Максимальное количество 32-х битных регистров на нить: 255 6. Размер разделяемой памяти мультипроцессора (байт): 65536 7. Размер разделяемой памяти блока (байт): 49152 Параметры запускаемой программы: 1
User Zla : 29 марта 2022
650 руб.
up Наверх